5月6日，负责制定PCIe与相关标准的组织PCI-SIG发布了PCIe 8.0规格的0.5草案版本，已锁定核心概念与主要机制，并涵盖电气、逻辑、兼容性与软件等构架层面，PCI-SIG成员也能开始进行原型开发并提交最终提案。

根据0.5版草案规范，PCIe 8.0将维持256 GT/s传输速率、采用PAM4信号技术、搭配前向错误修正（FEC）、使用Flit Mode编码、导入提升频宽效率的协定优化、保持向下兼容性，并采用目前正在评价中的新型连接器技术。

PCI-SIG 的带宽表显示，PCIe 8.0 将 x16 链路的传输速度提升至 1TB/s，即使是 x4 链路也能达到 256GB/s。这对于未来的加速器、网卡、固态硬盘以及与 CXL 相关的平台设计来说，意味着巨大的 I/O 带宽。

但由于0.5版仍非最终定稿，因此部分参数与协议优化仍可能进一步调整。

目前AMD、英特尔、英伟达等大型硬件厂商及IP与PHY供应商，已开始开发早期原型设计与构架，虽然仍需预留部分规格变动空间，但整体规格已成熟到足以正式启动研发工作。

此外，PCI-SIG也在持续评估新型连接器技术，意味着现有铜线实体层技术已逐渐逼近极限。早在PCIe 5.0与PCIe 6.0时代，信号损耗（loss budget）、串扰（crosstalk）与反射（reflection）就已成为重大挑战。而到了PCIe 8.0的256 GT/s传输速度后，这些问题可能进一步恶化。

在此情况下，传统PCIe插槽与主板走线可能无法在可接受的功耗与延迟下维持良好信号完整性，因此PCI-SIG可能考虑重新设计PCIe插槽，如使用更高级材料与更严格公差或再次缩短电气传输路径，同时增加redriver数量以维持信号质量。

由于PCI-SIG仍希望维持向下兼容，预期不会在连接器层面进行过于激进的大改版，而PCIe 8.0标准将于2028年完成最终正式定案（Final Ratification）。