3 月 17 日消息，三星电子代表 Song Jai-hyuk 在 2 月的 IEEE ISSCC 2025 全体会议演讲中对 HBM 内存的未来技术演进进行了展望，提到了通过定制版本缩减 I/O 面积占用和在基础芯片中直接集成加速器单元两种思路。

定制 HBM

目前的 HBM 内存在 xPU 处理器和 HBM 基础裸片 Base Die 之间采用数以千计的 PHY I/O 互联，而定制版本则采用更高效率的 D2D 裸片对裸片互联，这一结构缩短了两芯片间距、减少了 I/O 数量、拥有更出色的能效。

同时，D2D 互联的面积占用较现有方式更低，这为 xPU 和 Base Die 塞入更多芯片 IP 创造了可能。

另一点值得注意的是，在定制 HBM 结构中，LPDDR 控制器 / PHY 和 HBM 控制器从 xPU 芯片移动到了 HBM Base Die 中。

3D 集成 HBM

目前的 HBM 内存与处理器采用 2.5D 封装，而这一结构也意味着 HBM 的功耗大部分浪费在数据搬运的过程中。

未来的 HBM 有望采取 3D 集成的形式，即直接在基础芯片中内置加速器单元，加速器通过 TSV 硅通孔与 DRAM 芯片直连，这一设计省略了现有结构中需要经过的复杂中介层，提高了数据传输能效。