引言

物理设计是指从功能代码到制造掩模版的过程，是承接创意和产品之间最重要的步骤。后端物理设计从导入门级网表和约束文件开始，进行布局、电源规划、标准单元放置、时钟树综合、绕线、时序分析与验证，到最终设计签核（Signoff）[1]结束。其中电源规划（Power Plan）是给整个芯片的供电设计出一个均匀的网络，它是芯片物理设计中非常关键的一部分。

电源网络一般由电源IO、电源环（Power Ring）、电源条线（Power Stripe）和电源轨道（Power Rail）组成[2]。其中电源条线在芯片内部纵横交错分布，是连接电源环和电源轨道的重要部分。电源条线的布线规划不仅关系到整个芯片的电压降（IR Drop），更是对绕线（Route）资源的空间利用率有重要影响[3]。尤其随着芯片面积越来越小，芯片内单元密度（Density）越来越大，以及各种功能的宏单元（Macro）数量越来越多，导致在高集成度芯片中可用于绕线的空间越来越少，因此一个合理的布局布线是后端物理实现能够最终满足设计要求，实现芯片功能正常化目标的基础。

本文基于一款高集成度芯片设计，提出一种改进电源网络布线的方法。以SMIC 28 nm 1P10M CMOS工艺高性能芯片层次化设计[4-5]的子模块项目DSP模块为例，该模块为千万门规模，尺寸长度为4 634 μm，宽度为1 896 μm，包含528个Macro，整体单元Density高达58.6%。通过对比传统电源网络布线方法，新方法很大程度缓解了绕线空间资源紧张的问题，很好地解决了信号线走线短路问题。

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作者信息：

王淑芬，高璐，秦贵阳，朱志强

（中国电子科技集团公司第五十八研究所，江苏 无锡214035）