随着万物互连时代的到来，收发系统需要处理的数据流量信息的数量和速度迅速增长，100千兆以太网系统(100 GbE)正在逐渐取代10千兆以太网系统以满足数据流量增长的需要。一个典型的100千兆以太网系统需要4个25 Gb/s的链路，本文设计了一款26~28 Gb/s的CDR以满足100 GbE的数据中心需求。
高速串行通信芯片间集成了上百条线，高能效低抖动的时钟数据恢复电路是串行接口速率提升的主要瓶颈。CDR设计的难点主要在以下两个方面：一是设计采用先进的40 nm CMOS工艺，该工艺的电源电压只有1 V，电路实现可用的电压摆幅比较小；与此同时，工艺角变化对器件有较大影响，设计需要覆盖宽的调谐范围。二是时钟产生电路需要驱动较大的鉴相器负载以在高数据速率下实现对时钟和数据的正确恢复。其缓冲电路的功耗是CDR功耗的重要来源之一。
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作者信息：蒋姝洁，林福江(中国科学技术大学 微电子学院，安徽 合肥 230026)
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