1 沟道长度调制效应（channel length modulation） MOS晶体管中,栅下沟道预夹断后、若继续增大Vds，夹断点会略向源极方向移动。导致夹断点到源极之间的沟道长度略有减小，有效沟道电阻也就略有减小，从而使更多电子自源极漂移到夹断点，导致在耗尽区漂移电子增多,使Id增大，这种效应称为沟道长度调制效应。

2 漏极导致势垒下降（drain induced barrier lowering） 当在MOS管的漏极加电压时，漏极和衬底构成的pn结，漏极一侧会出现正电荷堆积，相应的，衬底一侧会感应出负电荷，这些负电荷有助于沟道的形成，因此导致开启电压相对减小，这种效应称为漏极导致势垒下降。

3 衬底电流体效应(substrate current body effect) 类似我们常说的雪崩倍增效应。先讲热电子，所谓热电子，是指电子在两次散射间获得的能量将可能超过它在散射中失去的能量，从而使一部分电子的能量显著高于热平衡时的平均动能而成为热电子。当在MOS管的漏极加很高的电压，形成强电场的情况下，衬底中的热电子越过漏极与衬底之间的势垒进入漏极，热电子与晶格碰撞，产生电子和空穴对，电子流向漏极而空穴流向衬底，形成漏极与衬底之间的电流。如果不断累积，形成大电流，则称之为衬底电流体效应。通常，在现代工艺的基础上，当Vds上升至1.5~2v时，就有可能出现这个效应 这三种效应是在不断增加漏极电压的情况下逐渐变为主导效应的，通常analog design习惯应用CLM以及DIBL为主导效应的区域，因为在SCBE区域，输出电阻将会大大的减小，但实际上目前analog design主要应用的还是CLM的区域。 需要注意的是，在CLM区域，输出电阻不是恒定值，而是随漏极电压的变化而变化的。

4.MOS晶体管的衬底偏置效应 处于反偏的PN结的耗尽层将展宽。 在实际工作中，经常出现衬底和源极不相连的情况，此时，VBS不等于0。由基本的pn结理论可知，处于反偏的pn结的耗尽层将展宽。当衬底与源处于反偏时，衬底中的耗尽区变厚，使得耗尽层中的固定电荷数增加。由于栅电容两边电荷守衡，所以，在栅上电荷没有改变的情况下，耗尽层电荷的增加，必然导致沟道中可动电荷的减少，从而导致导电水平下降。若要维持原有的导电水平，必须增加栅压，即增加栅上的电荷数。对器件而言，衬底偏置电压的存在，将使MOS晶体管的阈值电压的数值提高。对NMOS，VTN更正，对PMOS，VTP更负，即阈值电压的绝对值提高了。

△VT=±γ√|Vbs| γ为衬底偏置效应系数，它随衬底掺杂浓度而变化，

典型值：NMOS晶体管： 0.7~3.0； PMOS晶体管：0.5~0.7 △VT为阈值电压变化量。

对PMOS晶体管，取负值，对NMOS晶体管，取正值。