摘 要：H.264以其优异的性能在实时网络视频通信、数字广播电视及高清视频存储播放等方面获得广泛应用，因此研究H.264算法的硬件实现意义重大。本文设计了一种基于FPGA高效并行结构的H.264视频解码IP核，在设计中提出了优化遍历查表的CAVLC熵解码设计方案，并详细介绍了全流水线并行运算结构的反量化反DCT变换模块和帧内预测模块的硬件实现。整个设计通过 Altera 公司 Stratix II系列的 EP2S60F672C5ES平台验证，在最高时钟频率82MHz下能以50frame/s的速度解码分辨率为320*240的灰度图像，在速度，功耗，成本，可移植性等方面都具有独特的优势和良好的发展空间。
关键词：H.264，SOPC，帧内预测，CAVLC，DCT
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