摘要： 本文通过研究AVS标准中帧内预测的实现算法，对帧内预测模块进行了划分，并根据各个模块的实现方法分别对其进行了硬件化设计。其中，在预测值计算模块设计中，提出了一种关键路径更短、占用资源更少的可重构运算单元，利于流水线设计，可以提高运行频率。并且，在参考样本管理方案中采用了一种环形Ram预加载方案，可以有效地提高了预测速度。借助于基于Nios II 的SoPC系统，通过在Altera公司的Cyclone II FPGA平台上进行验证和测试，证明本设计的帧内预测模块可以正常工作在100Mhz，解码速度提高了19.4%。
摘 要：本文通过研究AVS标准中帧内预测的实现算法，对帧内预测模块进行了划分，并根据各个模块的实现方法分别对其进行了硬件化设计。其中，在预测值计算模块设计中，提出了一种关键路径更短、占用资源更少的可重构运算单元，利于流水线设计，可以提高运行频率。并且，在参考样本管理方案中采用了一种环形Ram预加载方案，可以有效地提高了预测速度。借助于基于Nios II 的SoPC系统，通过在Altera公司的Cyclone II FPGA平台上进行验证和测试，证明本设计的帧内预测模块可以正常工作在100Mhz，解码速度提高了19.4%。
